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随着使用机器学习的应用逐渐兴起，现在业内都非常注意修改计算架构，以提高神经网络处理的吞吐量。FinFET 时代的到来促使产物架构师和片上系统 (SoC) 工程师更仔细地研究每个时钟周期中执行的计算的效率。各家公司竞相提供精良的神经网络架构的热度逐渐提升，但在芯片上执行这些复杂功能时，硅片上的温度也随之"升高。SoC 设计人员面临的难题是新的计算模块正在吞噬原本已经很低的功耗预算。此外，由于 RTL 代码的性质不断变化，不断发展的架构使得交付进度更为紧张。面临功耗和上市时间的挑战，开发出适合相同芯片面积并在任务模式下按照预期吞吐量水平发挥性能的全芯片布局绝非易事。设计人员需要使用构成计算电路的构建模块，在元件层面解决实现高性能人工智能 (AI) SoC 的功耗、性能和面积 (PPA) 目标的问题。布尔逻辑和存储器存储元件构成的这些元件块被称为基础 IP。

CNN 引擎实现面临的挑战

CNN 引擎（神经网络处理器）是一种新型怪兽，只有经受住战斗考验的勇士才能将其降服。在实现这些模块时，如果选了错误的方式，就可能给项目进度带来大麻烦。 因此，利用能够在设计周期内为过程校正提供灵活性的基础 IP 开展设计是成功推出产物的必要之"举。

布局迭代

机器学习模块的物理设计实现通常需要布局迭代来确定在给定芯片面积下的理想布局和逻辑层次。迭代可能需要对芯核面积和宏本身的高宽比加以修改，以便可以将较慢的宏靠近逻辑层次结构放置。为了解决这种迭代运转问题，出于时序和高宽比的权衡考虑，必须在编译器中进行各种比例的存储器分割。反过来，逻辑层次结构的相对位置受绕线路径资源（可用于将这些层次结构组装到给定空间）的影响。虽然顶层设计人员已经为模块定义了顶层绕线的限制条件，但是针对特定逻辑库调节电源接地 (PG) 网格也可以优化芯核密度。缺乏启动 PG 网格设计的方法可能会导致实现工作延迟。

MAC 拥塞

解决了宏模块之"后，接下来的挑战就是管理逻辑区域中的布局和布线拥塞问题，同时调整每 MHz 功耗目标的设计。MAC 模块的引脚密度高于常规且网络连接密集，导致绕线资源拥塞，因而“声名狼藉”。表示为原理图时，MAC 模块在数据通过时具有自然的三角形形状，这就是为什么理想的结果通常都是通过手动放置数据路径元素来实现的。EDA 工具在弥合 MAC 模块的完全自定义布局与算法衍生的单个单元布局之"间的差距方面取得了良好进展，这些布局也设定了几何尺寸缩小后的工艺设计规则。但是，某些 EDA 工具需要兼容的标准单元结构才能完成解决方案。无论是手工放置元件块还是依靠工具放置，都需要更大且具有不同电路拓扑和尺寸的多路加法器、多路复用器、压缩器和顺序单元。

实现 PPA 的时间差异化

设计期限很长，而流片期限却很短。设计周期的压缩导致没有时间在先进工艺节点逐渐增加设计团队。整合完成了硅设计的成熟 IP，以及从一开始就能开始实施工艺的工具流程，是在竞争激烈的市场中获胜的“必备方案”。随着节点的不断缩小，芯片代工厂用于人工智能 SoC 的选项变得非常有限。更加有限的是代工厂提供的逻辑库和存储器设计套件中的选项。这引出了一个问题：使用代工厂默认设计套件的 PPA 设计如何在市场中脱颖而出？ 要想推动 PPA 超越常见的优化策略和基础实现工具包达到的极限，关键在于采用真正独特的 IP 解决方案。