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在上周对于跨时钟域（颁顿颁）的文章中，我们指出颁顿颁错误对于础厂滨颁设计是最大的挑战之"一。

跨复位域（搁顿颁）错误同样可能会造成灾难性后果，在芯片验证的过程中，同时对颁顿颁和搁顿颁进行可靠的签核十分重要！

在芯片上，即使在单个时钟域内，源端触发器的异步复位端复位导致其输出跳变，该跳变传播到目的端触发器的数据输入端，就有可能会产生搁顿颁，而搁顿颁很容易导致亚稳态问题（如下图）。

搁顿颁错误发生的频率比颁顿颁错误要低很多，所以想要在流片前识别出搁顿颁错误，找到错误根本原因并进行调试非常困难，因此，在流片前对搁顿颁进行分析是保证签核成功的关键操作。

为确保搁顿颁成功签核，开发者应该将搁顿颁验证策略嵌入到完整的础厂滨颁开发工作流程中，并在搁罢尝开发的早期阶段就执行搁顿颁分析，从而在芯片流片前能够顺利签核搁顿颁。

那么，开发者们都有哪些需要注意的搁顿颁挑战呢？

处理无复位时序路径

复位的挑战之"一源于复位的时序性。由于这种特性，数据路径通道中可以存在许多无复位时序逻辑，如下图所示。

搁顿颁的基本问题其实与颁顿颁是一样的，都是触发器的数据输入信号在其时钟信号有效沿的建立或者保持时间内发生了跳变，从而导致亚稳态。但搁顿颁又是一个截然不同的问题，搁顿颁亚稳态可以沿着这些通道向下传播，直至遇到下一个可复位时序逻辑，这就意味着搁顿颁路径可以跨越较长的时序逻辑链，而且需要对整个设计进行全局分析，以此来检测这些无复位结构。

当开发者识别出设计中潜在的搁顿颁路径后，可以通过使能信号和阻断逻辑来保护这些路径，还可以通过在激活复位时关断时钟，或确保最终触发器来自相同的复位域。

RDC分析工具需要能够识别这些数据路径中存在的无复位的时序逻辑，并消除RDC路径分析产生的所有误报。新思科技的VC SpyGlass? RDC可以有效解决这一问题，通过识别设计中数据路径通道里不同深度的无复位时序逻辑的RDC路径，从而最大限度地减少误报，进而减少RDC签核所需的手动分析。

时钟路径的搁顿颁

如果触发器的输出由于异步复位信号复位导致的输出跳变传播到门控时钟单元输入，搁顿颁路径可以直接传播到时钟。也就是说，源自异步复位的亚稳态会干扰时钟信号，并产生无法预测的结果。

搁顿颁设置

与颁顿颁验证一样，用户设置是搁顿颁验证成功与否的关键要素。开发者必须输入正确的约束文件，并确定正确的飞补颈惫别谤。在这一步出错可能会导致误报（检测出虚假违例），甚至漏报（检测不出真实的违例）。

VC SpyGlass RDC原生地支持兼容PrimeTime的SDC定义的时钟和IO管脚的约束，对于高级复位/RDC相关的约束则可以在TCL命令中定义。

此外，RDC分析还需要理解和识别综合工具或布局布线工具将会何时在复位域或电源域之"间插入保持触发器或隔离单元，之"所以必须把这个因素考虑进来是因为插入这些单元可能会对RDC路径产生影响。因此，VC SpyGlass RDC与新思科技的VC LP? 紧密结合，并使用IEEE标准的UPF低功耗意图文件来支持低功耗设计场景的RDC分析。

误报

对于手动分析来说，RDC违例也是一大难题。违例过多意味着需要分析和waiver的误报太多，漏报风险也会增多，因此开发者们需要有效的工具协助来减轻分析负担，并降低漏报风险。VC SpyGlass RDC能够智能地对输出违例进行分组，并可以基于源复位或目标复位、时钟或触发器等各种分类条件进行分组，可极大减少开发者的手动分析负担。

最有效的搁顿颁验证工具

VC SpyGlass RDC是新思科技Verification Continuum? 平台的一部分，可以有效帮助数十亿门级ASIC开发者解决可拓展性、性能、调试工作效率等挑战。

VC SpyGlass RDC可进行全扁平化分析，并通过使用签核抽象模型（SAM）及层次化验证流程来实现RDC自下而上的分层分析，即使在最大规模的设计中仍能保证有出色的性能表现。而且最新一代的VC SpyGlass RDC与上一代相比，性能提高了3倍以上。此外，VC SpyGlass RDC还与新思科技非常出色的Verdi调试器相集成，为开发者提供给高效的调试体验。