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顺序化、分隔化的芯片设计时代已经结束。在先进工艺节点下，布局会影响性能，性能会影响功耗，而布线则会影响每一个方面。要想解决这些挑战，则需要设计任务交错进行。例如，将设计后期的布线信息提供给初期使用的综合工具，提高收敛能力，这种技术通常称为左移（厂丑颈蹿迟-尝别蹿迟）。

过去，为了满足某些特定流程的要求，左移技术需要经过冗长的过程才能实现特定的部分技术在不同工具之"间的传输。尽管这种技术有效，但每个客户的设计流程具有独特性，如果采用相同的流程，设计效率就会受到限制，设计团队无法基于统一的共享数据模型轻松创建定制的超高收敛设计流程。而现在，情况发生了很大变化。

技术基础

自2018年起，新思科技开始探索由客户开发的、具有超高收敛度的设计流程，并成功推出了Fusion Compiler RTL-to-GDSII解决方案，它是业界唯一一个能够真正意义上将RTL-to-GDSII解决方案高度集成到同一个平台的工具，且可以将逻辑综合和物理实现统一在同一个数据库中，并具有良好的可拓展性。

其中的物理实现引擎是研发团队重新研发的，这些最优的逻辑和物理设计引擎被整合到一个统一的平台，从而能够真正的交付给客户完整的RTL-to-GDSII设计流程。此外，可靠的黄金签核引擎与通用数据模型集成在一起，可以使物理设计实现工具与签核工具具有很好的一致性，这些经验证的引擎可以在Fusion Compiler流程中的任何位置直接访问。

由客户开发的超高收敛度设计流程正式面世

改变绝非易事，摒弃过去行之"有效的方法是很困难的，芯片设计流程也是如此。

此前，设计团队往往需要长达数年的努力，为高度复杂的设计任务开发脚本、验证技术文件、并验证最终结果。新技术虽然有望实现设计流程的巨大进步并带来竞争优势，但转向新技术则是一个循序渐进的过程，需要谨慎行事。

已有大量客户开始将现有的分散设计流程转移到统一平台上，即可实现基于软件架构的笔笔础和效率优势。最早的一批客户已经进入生产部署阶段，其中不少客户已经准备开启芯片设计的新篇章。现在，客户可以通过控制设计流程的收敛性来打造更优秀的芯片。

以下是一些客户的真实创新案例。

通过统一的物理综合来提高逻辑和物理一致性

一家移动通信领域的半导体公司希望统一逻辑综合和布局流程，如自动版图设计。该公司使用Fusion Compiler统一界面创建了统一的物理综合流程，以实现以下目标：

• 更好的笔笔础
• 更快的运行时间
• 更好的逻辑和物理一致性